2026년 2월 12일, 삼성전자가 세계 최초로 HBM4의 양산 출하를 공식화했습니다. 당초 설 연휴 직후로 예정되었던 일정을 약 1주일 앞당긴 것으로, 업계에 적지 않은 상징적 메시지를 던졌습니다. 이번 발표는 단순히 새로운 세대의 메모리를 내놓았다는 사실을 넘어, HBM3E 세대에서 SK하이닉스에 뒤처졌던 기술 주도권을 되찾겠다는 삼성의 강력한 의지 표명으로 해석됩니다.
11.7Gbps, 표준을 넘어선 양산 속도
이번 HBM4의 핵심 수치는 핀(Pin) 속도 11.7Gbps입니다. 반도체 국제 표준기구인 JEDEC이 설정한 기준치 8Gbps를 약 46% 상회하는 수준이며, 전작 HBM3E의 최대 핀 속도 9.6Gbps 대비로도 약 1.22배 향상된 수치입니다. 삼성은 여기에 더해 최대 13Gbps까지 구현이 가능한 성능 여력도 확보했다고 밝혔습니다.
💡 Gbps와 핀 속도란?
Gbps(기가비트 퍼 세컨드)는 1초에 얼마나 많은 데이터를 전송할 수 있는지를 나타내는 단위입니다. 11.7Gbps는 1초에 약 1.4GB의 데이터를 하나의 통로(핀)로 보낼 수 있다는 뜻입니다. 핀 수가 수천 개이므로, 실제 전체 전송 속도는 훨씬 빠릅니다.
대역폭 측면에서는 단일 스택 기준 최대 3.3TB/s를 달성했습니다. 이는 전작 HBM3E 대비 약 2.7배 향상된 수치이자, 고객사들이 요구해온 3.0TB/s 기준선을 상회하는 수준입니다.
용량도 강화되었습니다. 12단 적층 기술을 통해 24GB~36GB를 제공하며, 고객 요청에 따라 16단 적층을 적용할 경우 최대 48GB까지 확장됩니다. 이는 AI 모델이 거대해질수록 심화되는 데이터 병목 문제를 정면 돌파하는 사양이라고 볼 수 있습니다.
💡 대역폭(Bandwidth)이란?
데이터가 이동하는 도로의 총 폭이라고 생각하면 됩니다. 핀 속도가 차 한 대의 최고 속도라면, 대역폭은 차선 수 × 속도, 즉 전체 도로 처리 용량입니다. 3.3TB/s는 1초에 3.3TB(테라바이트), 즉 고화질 영화 약 700편 분량의 데이터를 처리한다는 의미입니다.
1c 공정과 4나노 로직 베이스 다이, 삼성 IDM 전략의 집약
기술적으로 가장 주목할 지점은 전례를 깬 공정 선택입니다.
삼성전자 메모리개발담당 황상준 부사장은 기존에 검증된 공정을 적용하던 전례를 깨고, 1c D램(10나노급 6세대) 및 파운드리 4나노 공정이라는 최선단 공정을 동시에 적용했다고 밝혔습니다.
HBM 역사에서 양산 초기부터 최선단 공정을 이중으로 적용한 것은 이번이 처음입니다. 덕분에 재설계 없이 양산 초기부터 안정적인 수율과 최고 수준의 성능을 동시에 확보할 수 있었다는 것이 삼성의 설명입니다.
💡 나노(nm) 공정이란?
반도체 회로 선폭을 나타내는 단위입니다. 숫자가 작을수록 더 미세하게 회로를 새길 수 있어, 같은 면적에 더 많은 트랜지스터를 집적하고 전력 효율도 높아집니다. 4나노는 현재 상용화된 공정 중 가장 앞선 수준에 속합니다. 1c D램은 삼성이 자체 분류하는 10나노급 6세대 메모리 공정으로, 역시 최신 세대입니다.
베이스 다이(Base Die)의 역할 변화도 눈여겨볼 대목입니다. HBM 적층 구조의 가장 아래에 위치한 베이스 다이는 전력과 신호를 제어하는 기반 칩입니다.
이전 세대까지 단순한 통로 역할에 머물렀다면, HBM4의 4나노 로직 베이스 다이는 데이터 흐름 최적화와 특정 기능 수행을 직접 담당하는 컨트롤 타워로 격상되었습니다. 삼성은 HBM이 고도화될수록 이 역할이 더욱 중요해질 것으로 내다보고 있습니다.
삼성이 이 전략에서 가진 구조적 강점은 IDM(종합 반도체 기업) 체제에서 나옵니다. 삼성은 로직, 메모리, 파운드리, 패키징을 모두 한 지붕 아래서 처리하는 원스톱 솔루션을 HBM 생태계 전반에 걸쳐 제공할 수 있는 사실상 유일한 기업입니다. 메모리 설계와 파운드리 공정 사이의 DTCO(설계-공정 공동 최적화)를 내부에서 긴밀하게 수행할 수 있다는 점은, 향후 고객 맞춤형 Custom HBM 시장에서 강력한 차별화 요소가 될 것입니다.
SK하이닉스는 HBM4 베이스 다이 생산을 TSMC에 맡기는 방식을 택했습니다.
냉정한 시장 분석: 세계 최초와 실질 주도권 사이
삼성의 발표가 고무적인 것은 분명하나, 시장의 시각은 냉정합니다. HBM3E 세대까지 SK하이닉스는 엔비디아와의 긴밀한 공급 관계를 바탕으로 HBM 시장의 과반 이상을 장악했습니다.
Counterpoint Research에 따르면 2025년 2분기 기준 SK하이닉스의 HBM 출하 점유율은 62%에 달하며, UBS는 엔비디아의 차세대 루빈(Rubin) 플랫폼 기준으로도 SK하이닉스가 약 70%의 HBM4 점유율을 확보할 것으로 전망하고 있습니다.
HBM4 국면에서의 출발 구도도 단순하지 않습니다. 삼성과 SK하이닉스 모두 2026년 2월을 공식 양산 출하 시점으로 맞췄지만, SK하이닉스는 이미 2025년 9월 HBM4 개발 완료 및 양산 준비 완료를 공식 선언했고, 같은 해 하반기부터 엔비디아에 유상 샘플을 공급하며 품질 검증 절차를 밟아왔습니다.
공식 양산 출하 시점은 나란하지만, 실질적인 고객 밀착도와 기술 검증 리드타임 면에서는 SK하이닉스가 수개월 앞선 상황입니다. 따라서 초기 물량 점유율 구도가 어떻게 형성될지는 아직 지켜봐야 합니다.
첫 번째 벽: 수율의 곱셈 법칙과 하이브리드 본딩
이번 발표에서 가장 낙관적으로 읽히는 부분이 동시에 가장 큰 물음표이기도 합니다. 삼성이 1c D램, TSV, 4나노 로직 베이스 다이를 동시에 투입했다는 사실은 기술적 도전의 크기를 그대로 보여줍니다.
💡 TSV(Through Silicon Via)란?
여러 장의 칩을 수직으로 쌓을 때, 각 층을 전기적으로 연결하기 위해 실리콘 웨이퍼에 수천 개의 미세한 구멍을 뚫어 관통시키는 기술입니다. 층이 많아질수록 구멍의 깊이와 밀도가 높아져 제조 난도가 기하급수적으로 올라갑니다.
무엇보다 수율은 합산이 아니라 곱셈입니다. HBM 최종 수율은 1c D램 웨이퍼 수율, TSV 공정 수율, 4나노 로직 베이스 다이 수율, 적층 및 본딩 수율이 모두 곱해져서 나옵니다.
💡 수율(Yield)이란?
생산한 칩 중 불량 없이 정상 동작하는 비율입니다. 100개를 만들어 70개가 쓸 수 있으면 수율 70%입니다. 반도체는 공정이 복잡할수록 수율이 낮아지는데, 문제는 여러 공정을 거치는 HBM처럼 단계가 많은 제품은 각 단계 수율이 '더해지는 것이 아니라 곱해진다'는 점입니다. 각 단계에서 90%씩만 손실이 생겨도 4단계를 거치면 0.9⁴ = 65.6%까지 떨어집니다.
만약 최첨단 공정인 1c D램의 초기 수율이 업계 추산치인 60% 수준에 머문다면, 설령 나머지 모든 공정에서 90%라는 높은 성적을 거두더라도 최종 합산 수율은 $0.6 \times 0.9 \times 0.9 \times 0.9 \approx 43.7%$라는 가혹한 결과로 이어집니다.
특히 16단 이상의 초고적층 경쟁에서 삼성은 기존 TC-NCF 방식 외에도 하이브리드 본딩(Hybrid Bonding) 도입을 본격화하고 있습니다. 하이브리드 본딩은 칩 두께를 줄이고 방열 성능을 높일 수 있는 핵심 기술이지만, 업계에서 공통적으로 공정 난도가 극도로 높은 기술로 평가받고 있습니다. 이 기술의 안착 여부는 향후 삼성 HBM4의 생산 효율을 결정지을 새로운 변수가 될 전망입니다.
💡 TC-NCF와 하이브리드 본딩이란?
칩을 여러 층 쌓을 때 층과 층 사이를 붙이는 방식입니다. TC-NCF(열압착+비전도성 필름)는 열과 압력으로 필름을 녹여 접합하는 기존 방식으로, 삼성이 주로 써온 기술입니다. 하이브리드 본딩은 금속 면끼리 직접 맞닿게 접합하는 차세대 방식으로, 얇게 만들 수 있고 열 방출도 유리하지만 공정 정밀도 요구 수준이 극도로 높습니다.
아래는 삼성이 HBM4에서 직면한 세 가지 핵심 리스크입니다.
1c D램의 현실: 1c는 10나노급 6세대 공정으로, 삼성 내부에서도 수율 안정화에 가장 최근에 들어간 공정입니다. 삼성이 재설계 없이 양산 초기부터 안정적 수율 확보라고 거듭 강조하는 표현 자체가, 역설적으로 이 부분이 외부의 핵심 의구심 포인트임을 삼성 스스로 인식하고 있다는 방증입니다.
TSV의 고질병: 삼성은 HBM3E 세대에서 바로 이 TSV 수율 문제로 엔비디아 품질 인증 통과가 지연됐던 전력이 있습니다. 12단 적층은 TSV의 깊이와 밀도가 모두 높아져 이 문제가 더 심화됩니다.
4나노 로직 베이스 다이, 가장 새로운 리스크: 파운드리 4나노 공정은 메모리 공정과 성격이 근본적으로 다릅니다.
SK하이닉스는 자사 공정 대신 TSMC를 선택했는데, 그 전략도 단일하지 않습니다. 범용 HBM4용 베이스 다이에는 TSMC 12나노 공정을, 엔비디아향 커스텀 HBM4(고성능 버전)에는 TSMC 3나노 공정을 별도로 적용하는 이원화 구조를 채택했습니다.
검증된 외부 파운드리를 통해 베이스 다이 수율의 불확실성을 분리하되, 제품 등급에 따라 공정을 유연하게 운용하는 방식입니다.
반면 삼성은 자사 4나노를 직접 투입하는데, 이는 단순한 기술 선택의 차이가 아니라 리스크 관리 철학의 차이입니다.
두 번째 벽: Co-design 역량
수율이 삼성 앞에 놓인 단기 과제라면, Co-design은 중장기 구조의 문제입니다. HBM4부터 본격화되는 커스텀 HBM 시대는 메모리 공급사에게 고객사의 칩 아키텍처와 전력 예산까지 깊숙이 파악하고 거기에 맞춰 메모리를 함께 설계하는 유연성을 요구합니다.
💡 Co-design(공동 설계)이란?
메모리 공급사와 고객(엔비디아, 구글 등)이 처음부터 함께 칩을 설계하는 방식입니다. 고객이 원하는 AI 칩 구조에 맞춰 메모리 스펙, 전력 배분, 인터페이스를 함께 최적화하는 것으로, 단순히 좋은 메모리를 납품하는 차원을 넘어 파트너로 개발 과정에 참여하는 것을 의미합니다.
문제는 삼성이 내세우는 IDM 원스톱 전략이 기본적으로 공급자 중심의 수직 통합 논리라는 점입니다. '내가 다 할 수 있으니 나한테 맡기라'는 구조인데, Co-design은 그 반대 방향을 요구합니다. 고객사 로직에 종속적으로 맞춰지는 유연성, 즉 수직 통합의 강점을 스스로 내려놓는 자세가 필요합니다.
결론: 경쟁의 재편, 그리고 삼성이 넘어야 할 두 개의 산
삼성전자의 HBM4 세계 최초 양산 출하는 AI 반도체 공급망이 범용 제품 중심에서 고객 맞춤형 중심으로 이동하고 있음을 알리는 신호탄입니다. 삼성은 2026년 HBM 매출이 2025년 대비 3배 이상 성장할 것으로 전망하며 압도적인 공급 역량을 확보한다는 구상입니다.
결국 삼성의 IDM 원스톱 전략은 이러한 흐름 속에서 시험대에 오르게 될 것입니다. 삼성이 주도권을 완전히 되찾기 위해서는 단기적으로 1c D램과 4나노 로직 공정이라는 고난도 수율 방정식을 풀어내야 합니다. 또한 하이퍼스케일러들의 설계 안으로 깊숙이 들어가 그들의 요구 사항을 선제적으로 반영하는 유연한 파트너십을 구축해야 합니다.
세계 최초 양산이라는 타이틀은 이제 막 출발선을 통과했다는 의미일 뿐입니다. 6개월 후의 실질 수율 성적표가 첫 번째 관문이라면, 주요 고객사들의 차세대 커스텀 칩 수주 결과가 삼성 HBM4의 진정한 성패를 가를 두 번째 관문이 될 것입니다. 삼성전자의 진짜 승부는 지금부터 시작입니다.